혁신적인 3D 반도체 기술로 미래의 컴퓨팅 성능을 높이다
혁신적인 3D 반도체 기술로 미래의 컴퓨팅 성능을 높이다
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일리노이 대학교의 혁신
일리노이 대학교 어바나-샴페인 캠퍼스의 연구진이 고성능 실리콘 회로를 직접 쌓아 올리는 방법을 개발했습니다. 이는 반도체 업계가 트랜지스터 크기를 더 줄이지 않고도 컴퓨팅 성능을 지속적으로 향상시키는 데 도움이 될 수 있는 획기적인 발견입니다.
무어의 법칙과의 관계
200mm 웨이퍼는 단일체 3D 칩 통합을 위해 여러 개의 실리콘 층이 적층되어 있습니다. 이 접근 방식은 무어의 법칙이 둔화되기 시작하면서 반도체 제조업체가 직면한 가장 큰 과제 중 하나를 해결합니다.
위로 쌓는 방식의 장점
일리노이 연구팀은 부품 크기를 줄이는 대신 위로 쌓아 올리는 방식을 택했습니다. 실리콘 회로를 여러 층으로 쌓아 올림으로써 트랜지스터 밀도를 높이고 칩 내부의 통신 거리를 줄이며 에너지 효율을 향상시킬 수 있습니다.
단일체 3D 칩의 가능성
연구진은 자신들의 공정이 단일체 3차원 칩 개발을 가속화할 수 있다고 밝혔는데, 이는 많은 전문가들이 반도체 스케일링의 차세대 기술로 보고 있는, 오랫동안 추구해 온 기술입니다.
수직 집적화의 예시
CPU와 GPU에 보편적으로 사용되는 정적 랜덤 액세스 메모리(SRAM)처럼 간단한 것을 예로 들어보겠습니다. 현재는 1비트의 정보를 저장하기 위해 단일 평면에 트랜지스터라는 미세 전자 소자 6개가 필요합니다. 수직 집적화를 통해 이러한 트랜지스터를 여러 층에 분산시킬 수 있습니다.
온도 문제 해결
가장 큰 어려움은 온도였습니다. 고성능 실리콘 소자를 제조하려면 일반적으로 섭씨 1,000도에 가까운 온도가 필요합니다. 하지만 회로와 금속 배선의 첫 번째 층이 완성된 후에는 기존 구조물이 손상되는 것을 방지하기 위해 추가 층의 온도를 섭씨 400도 이하로 유지해야 합니다.
고온 공정 회피
연구진은 초박형 단결정 실리콘 나노막을 완성된 회로층 위에 전사하는 공정을 개발했습니다. 이 접합 공정은 섭씨 200도를 넘지 않는 온도만 필요로 하므로 업계의 열 예산 범위 내에 있습니다.
산업 파트너와의 협력
연구진은 현재 IBM, 인텔, TSMC를 포함한 업계 파트너의 지원을 받아 해당 기술을 산업용 반도체 파운드리로 이전하기 위해 노력하고 있습니다.
워크넷 안내
워크넷은 공공일자리 및 취업지원 서비스를 제공합니다. 기업 광고 및 구인 정보는 워크넷에서 확인하실 수 있습니다.
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